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从CMOS到触发器(二)

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前面说了CMOS器件,现在就接着来聊聊锁存器跟触发器吧,下面是这次博文要介绍的主要内容:

    ·双稳态器件

    ·锁存器常见结构

    ·锁存器的应用

    ·触发器

    ·触发器的建立时间和保持时间

1、双稳态器件

  双稳态器件是指稳定状态有两种,一种是0,一种是1的器件;双稳态器件是存储器件的基本模块,双稳器件的的一种电路结构是:交叉耦合反相器 结构,如下图所示:

 

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  连个反相器连在一起,这就构成了一个双稳态器件,为什么是双稳态呢?我们现在就来分析一下:

  由于没有输入,于是我们就假设I1的输出先为1,即Q=1;那么I2的输入为1Q’就为0,于是反馈给Q的输入,导致Q的输出为1,也就是使得Q的状态稳定1,因此这个器件有一个稳定的状态为1.如下图所示:

 

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  我们再假设I1的输出先为0,即Q=0;那么I2的输入为0Q’就为1,于是反馈给Q的输入,导致Q的输出为0,也就是使得Q的状态稳定0,因此这个器件还有一个稳定的状态为0.如下图所示:

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  由此可见,这种交叉耦合反相器的器件是双态器件。但是需要注意的是,电路有可能存在第三种状态,称为亚稳态,它不是一种稳定的状态,关于亚稳态我们后面会进行介绍。

  为什么介绍双稳态器件呢?那是因为锁存器、寄存器都是双稳态器件,它们都有两个稳定状态10。正是因为它们有两个稳定的状态,因此才可以拿它们来存储数据,也就是说双稳态电路(比如交叉耦合反相器、锁存器和寄存器)可以存储数据。下面我们就来看看锁存器和寄存器吧。

 

2、常见的锁存器结构

  很显然,上面的那种交叉耦合反相器没有输入,是存储不了输入的数据的了,因此就需要有输入的类似交叉耦合反相器”结构的双稳态电路,锁存器应运而生了,最常见最基本的锁存器是S-R锁存器,然后常见常用的锁存器是D锁存器,下面就逐步看看他们的结构和工作原理吧。

SR锁存器

  在数字电路里面,SR锁存器是最简单的时序单元,它由一对交叉耦合的或非门构成,如下所示:

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  主要功能就是通过输入的SR端分别控制Q进行置位(set)和复位(reset)。下面我们就对这个电路的分析:

  二输入或非门的功能是,只要有一个输入为1,输出就为了0。这SR锁存电路在正常情况下,输入RS的组合之一4种可能,即00011011,下面我们就来看看这4种输入对输出Q的影响:

·输入R=0S=0时:对于或非门N1,输入是0Q,由于Q’不知道是0还是1,因此Q的输出不能确定;对于或非门N2,输入是0Q,由于不知道Q的值,因此Q’也不能确定...这就无限循环下去了,于是我们像交叉耦合反相器那样进行输出假设:

  A,假设原来的状态Q=0时,对应的原来状态就是Q’=1;那么N2的输入就是00,输出Q=1,这样子就巩固了原来的状态Q’=1Q’=1,对于N2,输入就是01,输出Q=0,也巩固了原来的状态,也就是与原来的假设一致。所以这个状态可以稳定下来,也就是当输入SR=00时,输出Q=1Q’=0是可以存在的,如下图所示:

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B假设原来的状态Q=1时,对应的原来状态就是Q’=0;那么N2的输入就是01,输出Q=0,这样子就巩固了原来的状态Q’=0Q’=0,对于N2,输入就是00,输出Q=1,也巩固了原来的状态,也就是与原来的假设一致。所以这个状态可以稳定下来,也就是当输入SR=00时,输出Q=0Q’=1是也是可以存在的,如下图所示:

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  由此可见,只要原来的状态一定了,那么输入SR=00时,输出也就是原来的状态。

 

    ·输入S=1R=0时,根据或非门的功能,由于S=1N2的输出Q’= 0;于是N1的输入就是00,输出Q就等于1;然后Q=1反馈回N2的输入,让N2的输出稳定为0,从而让Q的输出稳定为1;输入SR=10时,输出Q=1,称为置位功能。(这里我们看一下,在SR=10时,S的信号稳定多久输出QQ才稳定下来:S=1到来,首先经过N2的门延时t1,然后是Q反馈回N1的线延时t2,接着是N1的门延时t3,再然后是Q反馈回N2的门延时t4,也就是有2个门延时和两个线延时,这是对于Q的;对于Q还有增加一个N2门延时和一个Q反馈回N1输入的线延时)如下图所示:

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   从上面的分析中,我们知道输入S=1,R=0时,输出Q=1,也就是置位的功能。

    ·当S=0R=1时,这种情况跟SR=10类似,只不过是输出Q=0,也就是复位的功能。

    ·当S=1R=1时,根据或非门的功能知道,输出Q=0Q’=0。很显然这时候Q=Q’了,这跟我们给输出取值的字面意义是相反的,我们把这种状态称为错误输出,这是要注意的。这里需要说明的是,SR都有效是没有意义的,锁存器不能同时被复位和置位,这样会引起输出都是0的混乱电路反应。

通过上面的分析,我们知道,SR锁存器可以具有锁存数据的功能:在S有效时,复位输出Q=1;R有效时,输出复位Q=0;SR都无效时,就会保持前一个状态的输出。

 

D锁存器

虽然SR锁存器可以锁存数据,电路结构也简单,但是有一个毛病就是S

R同时有效时,输出错误,使用不够方便;还有一个问题就是某个时候存某个数据分不开,相当于时间和内容不够清晰。因此就因此了D锁存器,D锁存的功能是在时钟高/低电平的时候通过数据,在时钟低/高电平的时候锁存数据(这样就明确地说明了什么时候锁存什么数据,而不是像SR锁存器一样,不知道锁存什么数据),具体的结构图和分析如下所示:

D锁存器的常见结构和电路符号图如下所示:

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可以看到,D锁存器可以分为前级门电路(两个与门和一个非门)和后级SR锁存器组成,(PS:反相器2个晶体管,两个与门共12个晶体管,两个或非门共8个晶体管,D锁存器一个22个晶体管)下面我们就来分析一下它的功能:

输入是ClkD,也就是输入有四种可能:

·当clk=0时,红S红R都为0,也就是SR锁存器的输入为00,根据SR锁存器的功能,输出QQ将保持原来的状态;因此clk=0时,不管D是什么,输出QQ都不随D变化,只与原来的状态有关,也就是保持。

·当clk=1时,R=(1·D’)=D’;S=(1·D)=D

也就是说,当clk=1的时候,SR锁存的输入是互补的,不会出现SR同时有效的情况。当D=1时,S=1,置位有效,输出Q=1;当D=0时,R=1,复位有效,输出Q=0;因此就可以知道,在clk=1时,输出Q=D,也就是输出等于输入。

通过上面的分析,上面的D锁存器结构功能为:在clk=1时,数据通过D锁存器流到了Q;在Clk=0时,Q保持原来的值不变。这样的锁存器也称为透明锁存器或者电平敏感锁存器(这里需要注意的是,上面结构中电平敏感锁存器是高电平敏感,也就是说高电平的时候是敏感的,是不锁存数据的)。然后低电平敏感的D锁存器的电路结构这里就不介绍了。

 

3D锁存器的应用

锁存器用来锁存数据,这是初始的功能应用,这里来聊聊锁存的其他的简单应用吧。

①锁存器的常用应用就是用来防电路毛刺了,具体的应用就是门控时钟了,这里请查看我的另外一篇博文,那里有较为详细的关于门控电路的描述。

②此外,锁存器可以用来构造触发器,这个我们在后面的触发器中进行介绍。

③锁存器的一种叫做锁定锁存器( lockup latch)的玩意用于修复扫描链插入时引起的时钟偏移问题,帮助修复保持时间违规,具体情况可以查看下面链接:

http://vlsiuniverse.blogspot.com/2013/06/lockup-latches-soul-mate-of-scan-based.html  (貌似需要fan墙才能查看...)

④类似通过修复保持时间来增强性能、锁存器流水线的应用,这些应用很难三言两语的说明,有些我也不是完全掌握,以后有时间再进行撰写。

 

4、(D)触发器

触发器有很多类型,比如J-K触发器、T触发器、D触发。前面我们也说了,锁存器的应用之一就是构成触发器,这里我们只聊最简单的触发器——D触发器,D触发器的结构和电路符号图如下所示:

 

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    D触发器可以由两个D锁存器构成,驱动时钟的相位相反(也就是),前面的D锁存器称为主锁存器,后面的D锁存器称为从锁存器,因此D触发器也可以称为主从触发器(PS:两个D锁存器共44个晶体管,非门2个晶体管,因此D触发器46个晶体管)。下面我们分析一下D触发的功能:

  假设要传输的数据D=D1:在(clock简称clk)clk=0的时候,主锁存打开进行传输数据,把输入传送到从到从锁存器的输入端,即Qm = D1。然后clk01的时候,主锁存器准备关闭,保持原来的值D1,与此同时从锁存器准备打开,把Qm的值传输到输出Qs,也就是Qs=Qm=D1。在clk=1的时候,主锁存器是关闭的,Qm保持D1不变,即Qm=D1;从锁存器是打开的,Qs=Qm=D1。接着clk10的时候,主锁存器准备打开,准备传输数据;而从锁存器准备关闭。在clk=0的时候,主锁存打开进行传输数据,把输入传送到从到从锁存器的输入端,即Qm *= D2;与此同时,从锁存器关闭,由于新的QmQm*还没有到达从锁存器的D端,因此在从锁存器关闭的时候,从锁存器锁存的是原来的值即D1,因此输出Qs =D1。然后接下来上升沿就传输D2....

  从上面的分析可以找到,D触发器在时钟上升沿的时候锁存在时钟上升沿采到的值,并且保持一个时钟周期。这种在时钟上升沿锁存数据的触发器称为正边沿触发器,与此对应的还有负边沿触发的触发器,这里就不进行介绍了。

  由D触发器延伸出去的知识点还有很多,比如寄存器,寄存器由多个D触发器构成(一个D触发器可以看做1位的寄存器);比如带使能的触发器:

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带复位的触发器:

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OK,触发器的结果和功能就聊到这里,接下来我们来聊聊触发器的建立时间(setup time)和保持时间(hold time).

 

5、(D)触发器的建立时间和保持时间

  首先我们来看看建立时间和保持时间的定义,然后再看看为什么会这样。

  建立时间:时钟有效沿到来之前的某段时间内,数据必须稳定,否则触发器锁存不住数据,这段时间成为建立时间,用Tsetup或者Tsu表示,也就是说要锁存的数据必须比上升沿早来时间必须大于建立时间。

  保持时间:时钟有效沿到来之后的某段时间内,数据也必须稳定,否则触发器锁存不住数据,这段时间成为保持时间,用Thold或者Th表示。也就是说,要锁存的数据,在上升沿到来之后,还要停留比保持时间大的时间。

如下图所示:

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  在第二个时钟上升沿的时候,要锁存住输入端D的高电平,D1是满足了建立时间和保持时间的情况;而D2则是建立时间没有满足,因此不能成功锁存住输入的高电平;D3保持时间不满足,也不能成功锁存输入的高电平。

  下面我们就来探讨一下为什么会会有建立时间和保持时间的要求(别跟我说不满足要求就不能锁存正确数据,我要的是根本原因,不是后果,也就是为什么不满足建立/保持时间会导致不能捕获正确锁存数据的原因):

  首先D触发器的门级结果如下所示:

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  我们知道D触发器是在(上升)边沿进行锁存数据的,也就是clk从在01的时候锁存数据,那我们就看看这个上升沿的时候发生了什么:

假设原来的数据是1(也就是从锁存器锁存的数据是1),然后我们要锁存的数据是0。我是这么理解建立时间和保持时间的:

  首先,要让时钟上升沿之后Q输出为了,就是要让从锁存器输出为0,即是要主锁存器在时钟上升沿之后稳定地锁存住0,换个角度看就是:在上升沿到来以及到来之后,主锁存器负责锁存数据,而从锁存器则是负责传输 主锁存器所锁存好的 数据;这样一来,我们的研究重点就放在了主锁存器

  对于主锁存器,我们可以看这个图:

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  在时钟上升沿到来后,我们要让Q输出0。假如数据的建立时间不足,会发生什么呢,也就是数据(0)相对于时钟上升沿来得太晚了会怎么样呢?

  假设在T=0ns的时候,clk0变成1(为方便分析,假设时钟是理想的,没有跳变延时)。我们假设一个数据D1=0T=-0.7ns的时候到达数据的端口,然后另一个数据D2=0T=-0.3ns的时候才来到数据端口(也就是说,D1来得早,而D2来得比较晚即建立时间不足)。然后D1这个0翻山越岭越过了反相器,变成1,经过了与门(由于与门的另一个输入为1)变成了1,经过或非门之后,使输出Q变成了0,也就是变成了从锁存器要锁存的0值。然后主锁存器Q刚输出0的时候,还不稳定,需要通过反馈使得自己的或非门的输入为1就是需要t1+t2+t3的时间(如下图所示)进行维持Q的稳定。

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  然后我们再看看D2数据翻山越岭,刚刚翻到与门那里,时钟沿就来了,它都没有成功到达或非门输入。于是D2就肯定达不到目标了,也就是变不成了从锁存器要锁存的0值,这就是建立时间不足的引起锁存不住值的问题。

  接着我们看一下保持时间,当时钟经过上升沿跳变成1的时候,clk1信号到达与门需要t1时间(如下图所示),在这个t1时间内,与门的输入端clk始终保持原来的值1;这个时候,如果输入端D发送跳变,也就是从0变成1,经过t2延时之后,到达与门的另一个输入端,当t2<t1的时候(由于时钟需要经过反相,一般情况下t1是大于t2的),与门的输出就为1,也就是S=1,这就导致Q’=0.R是为0的(不管D改变前还是改变后),从而导致Q的输出就为1。这时候就输出错误了。

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    因此我们需要输入D在时钟沿跳变之后保持不变,这个保持时间的实质就是这个t1t2的差值。

 

从上面的分析可以知道,保持时间一般情况下会比建立时间小。

 

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