在设计时通过选取不同的寄存器模型也可以优化组合逻辑

在一个给定的器件中，大部分FPGA供应商都提供了各种触发器单元。对于一些给定的逻辑功能，综合工具通常都能采用触发器的置位和复位端口来实现，这样就大大减少了查找表的负担。举例来说，一个设计逻辑电路如图2-11所示。在这个例子中，综合工具就可以选择触发器的置位端口来实现组合逻辑功能，如图2-12所示。这样就是减少了逻辑门的消耗，同时还提高了数据路径的速度。同样的道理，我们来看如图2-13所示的逻辑功能，可以通过将输入信号直接连接到触发器的复位端口来去除与门并保持功能不变，如图2-14所示。

图2-11：带或门的简单同步逻辑

图2-12：或门由触发器的置位端口实现

图2-13：带与门的简单同步逻辑

图2-14：与门由触发器的复位端口实现

         如果综合工具并没有使用上述优化手段，则根本原因在于逻辑设计中采用的相关复位策略。任何对复位的约束限制，不但将会消耗资源的置位和复位端口，而且也将会限制对厂家库单元使用的选择。因此，我们说资源的置位和复位端口被消耗可能会阻止某些组合逻辑的优化。

        举例来说明，我们将要把下述代码在Xilinx的一个Spartan-3器件上实现。在这个实例代码中，一个外部复位信号被用于复位触发器的状态，如图2-15所示。

module setreset(

output reg oDat,

input iReset,iClk,

input iDat1,iDat2);

always @ (posedge iClk or negedge iReset)

if(!iReset)

oDat<=0;

else

oDat<=iDat1|iDat2;

endmodule

图2-15：简单的异步复位

       如图2-15所示，一个可复位的触发器实现了一个异步复位能力，逻辑功能（或门）由一离散的逻辑门实现。作为替代方案，如果我们将复位移除，但是实现的逻辑功能不变，那么该设计将会被优化如图2-16所示。

图2-16：不带复位的优化结果

         在这个实例中，综合工具可以使用FDS单元（带同步置位和复位的触发器，flip-flop with a synchronous set and reset）并且使用其置位端口来实现逻辑或操作。因此，通过允许综合工具选择一个带同步置位的触发器，我们可以在消耗零逻辑单元的情况下实现该实例功能。

        如果更进一步讨论，我们还可以同时使用同步置位和复位端口来对设计进行优化。比如，如果我们需要实现下面逻辑等式所示的功能:

oDat <= !iDat3 & (iDat1 | iDat2)

那么我们可以通过下述硬件代码所示的方式来实现，在这个实现方式中，我们可以看到同步置位和复位资源同时被使用到。

module setreset(

output reg oDat,

input iClk,

input iDat1,iDat2,iDat3);

always @ (posedge iClk)

if (iDat3)

oDat<=0;

else if (iDat1)

oDat<=1;

else

oDat<=iDat2;

endmodule

          在上述代码中，输入iDat3与相关触发器的复位端口有同样的优先级。所以这个逻辑功能可以像图2-17那样被实现。

图2-17：使用触发器的置位和复位端口进行优化

         如图2-17所示，根据前面的逻辑等式在这个电路中一共有三种逻辑操作（取反、逻辑与和逻辑或），我们看到所有这些操作都由一个触发器来实现，未消耗一个查找表。由于这些优化在设计代码阶段总是不太容易获知，所以当一个设计的面积是一个关键考虑因素的时候，请尽可能避免使用触发器的置位和复位端口。

转载 使用触发器的置位和复位端口对设计进行优化