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第一天的收获

  终于来到学习的地方了,想想来之前心里忐忑不安,但为了追求,也要对自己说一声,你要勇敢的踏出去。夜晚的汽车只能照亮前方的10米,但一样可以开往回家的路,加油。

  早上讲了一些语法,对于有点基础的我来说,听起来有点轻松,但我也会仔细的听讲,完善知识,课堂上,有和老师互动,学员们都很积极,不懂的就问老师。接下来,我就写下今天做的笔记。

  1.激励文件与设计文件的关系

      

  2.$random为32位有符号值,{$random}为32位无符号值。

  3.在声明端口时,若未声明端口类型,则系统会默认定义为wire型。一般情况下,输入端口信号定义为wire型,输出端口信号定义为reg型。

  4.always @ ( b or d )

                        begin 

                        a = b;

                       c =  d;

                        end 

     赋值号右边的信号一定要出现在敏感信号列表。

  5.always @ ( posedge sclk ) 只要是时钟沿触发,都写非阻塞赋值“<=”。

  6.综合与不可综合本质在于是否能实现电路化 Non_syn:initial,

  7.为防止生成锁存器,需补写else ,default语句

     always @ ( posedge sclk )

                        if ( ) b <= a;

                        else b <= a;

       //default: b <= a;

  8.用独热码描述有限状态机FSM。

  9.可综合

   --》wire型变量综合成wire型

    --》reg型变量可能综合成wire,锁存器,触发器。

  10.给一个变量赋初始值的措施

   --》reg  [4:0]  a = 5‘d2;

    --》if ( !rst_n ) a <= 5‘d2;

第一天的收获