这里不讨论异步fifo是如何实现的，而是在实现fifo的前提下，对fifo的读写。

现在遇到的问题是：总线的数据不能写入fifo中，但是地址能加一。

代码如下：

if( !fifo_tx_full && cpu_write_fifo_en ) begin
                    fifo_r[ write_addr[ADDR_SIZE - 1‘b1 : 0] ] <= cpu_2_fifo;
                    write_addr <= write_addr + 1‘b1;
end

接收到的数据位00.

可能是时序约束问题，在之前我确实没有约束。

改了译码的编写后就好了，在此，没有译码必须是1个1的译码，不然就会出错。但是，地址不够，我要如何改，现在还不确定。但是译码必须是1 个 1.

//控制三态

always @(cpu_read_req or intrp_en_en or fifo_con_en) begin
         if(cpu_read_req)
                en_tri = 1‘b1;
         else
                en_tri = 1‘b0;
end

 由于read和write是同一地址，所以这样总线就冲突了。这样读总线上的读数据就都是0.

always @(cpu_read_req or intrp_en_en or fifo_con_en) begin
　　if(cpu_read_req && cpu_read_clk ) 
　　　　en_tri = 1‘b1;
　　else
　　　　en_tri = 1‘b0;
end

修改后的代码，读请求和cpu_read_clk同时有效，才使能输出。这样总线就不会冲突了。

 结果正确。

注：通过这个，知道总线上只能有一个是发数据，其他的设备只能是接收数据。不然就会冲突，且此时接收可能为0。