基于FPGA的可显示数字时钟，设计思路为自底向上，包括三个子模块：时钟模块，进制转换模块，led显示模块。所用到的FPGA晶振频率为50Mhz，首先利用它得到1hz的时钟然后然后得到时钟模块，把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块，该工程已经在FPGA开发板上亲测可用。

       下图为模块示意图（实际工程中并没有采用原理图的输入方法，这里仅作示意）。

下面分模块说明：

        clk1：  时钟模块，设计思路为首先根据50M晶振得到1hz的时钟，然后通过时分秒的关系得到时钟模块（具体见代码）。

                                        输入   clk：系统时钟信号 50Mhz            rst_n：低电平异步复位      

                                        输出  sec：  8bit位宽的秒位                    min：  8bit位宽的分位       hour：  8bit位宽的时位

     bin_dec1： 进制转换模块，设计思路完全按照之前的博文《利用verilog将二进制码转换为十进制BCD码  》，代码稍作修改，去掉两个用不到的输出。

                                        输入   clk：系统时钟信号 50Mhz            rst_n：低电平异步复位         bin：  8bit位宽的输入待转换二进制数 

                                        输出  one： 十进制数的个位                  ten： 十进制数的十位           hun： 十进制数的百位，这里用不到所以空置了。

        led：            数码管显示模块，八段数码管在一定频率下切换赋值，每一个时钟对一个数码管单独赋值并显示，切换频率大于一定值后，看起来像8位数码管同时显示（具体设计见代码）。

                                      输入   clk： 系统时钟信号50Mhz            

                                                  sec0，sec1，min0，min1，hour0，hour1：  4bit位宽的值，分代表时钟秒、分、时的个位和十位。                                  

                                       输出    sel： 8bit 数码管位选信号               

                                                   data：8bit数码管译码显示的值

下面给出code：

 clk1：

module clock1(sec,min,hour,clk,rst_n
    );
input            clk,rst_n;
output [7:0]  sec,min;
output [7:0]  hour;
reg    [7:0]  sec=0;
reg    [7:0]  min=0;
reg    [7:0]  hour=0;
reg           clk_div;
reg    [32:0] cnt;

////////////////////////////////////////  分频部分  50MHz - 1Hz
always @ ( posedge clk or negedge rst_n)
begin
    if(!rst_n)
    begin
    cnt <= 0;
 clk_div <= 0;
    end
   else begin
if ( cnt < 25000000 - 1 )
   begin
   clk_div <= 0;
   cnt <= cnt + 1;
   end
else if ( cnt < 50000000 - 1 )
   begin
   clk_div <= 1;
   cnt <= cnt + 1 ;
       end
    else
       cnt <=0 ;
end
end
///////////////////////////////////////// 时钟部分
always @ ( posedge clk_div or negedge rst_n )
begin
   if(!rst_n)
    sec <= 0;
  else begin
if ( sec == 59 )
 sec <= 0 ;
else 
 sec <= sec + 1 ;
  end
end
always @ ( posedge clk_div or negedge rst_n)
begin
   if(!rst_n)
    min <= 0;
   else begin
 if ( sec == 59 )
 begin
 if (min ==59 )
 min <= 0;
 else
 min <= min + 1 ;
 end
     end
end

always @ ( posedge clk_div or negedge rst_n)
begin
   if(!rst_n)
    hour <= 0;
  else begin
if ( sec == 59 && min ==59 )
begin
if (hour == 23)
hour <= 0 ;
else
hour <= hour + 1;
end
end
end

endmodule

led：

顶层例化模块：

top