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基于FPGA的跨时钟域信号处理——亚稳态

基于FPGA的跨时钟域信号处理——亚稳态

什么是亚稳态？

所有数字器件（例如FPGA）的信号传输都会有一定的时序要求，从而保证每 个寄存器将捕获的输入信号正确输出。为了确保可靠的操作，输入寄存器的信号必须在时钟沿的某段时间（寄存器的建立时间Tsu）之前保持稳定，并且持续到时钟沿之后的某段时间（寄存器的保持时间Th）之后才能改变。而该寄存器的输入反映到输出则需要经过一定的延时（时钟到输出的时间Tco）。如果数据信号的变化违反了Tsu后者Th的要求，那么寄存器的输出就会处于亚稳态。此时，寄器的输出会在高电平1和低电平0之间盘旋一段时间，这也意味着寄存器的输出达到一个稳定的高或者低电平的状态所需要的时间会大于Tco。

在同步系统中，输入信号总是能够达到寄存器的时序要求，所以亚稳态不会发生。亚稳态问题通常发生在一些跨时钟域信号的传输上。由于数据信号可能在任何时间到达异步时钟域的目的寄存器，所以设计者无法保证满足Tsu和Th的要求。然而，并非所有违反寄存器的Tsu或Th要求的信号会导致输出亚稳态。某个寄存器进入了亚稳态后重新回到稳定状态的时间取决于器件的制造工艺及工作环境。在大多数情况下，寄存器将会快速的返回稳定状态。

寄存器在时钟沿采样数据信号好比一个球从小山的一侧抛到另一侧。如图1所示，小山的两侧代表数据的稳定状态——旧的数据值或者新的数据值；山顶代表亚稳态。如果球被抛到山顶上，它可能会停在山顶上，但实际上它只要稍微有些动静就会滚落到山底。在一定时间内，球滚的越远，它达到稳定状态的时间也就越短。

    如果数据信号的变化发生在时钟沿的某段时间之后（Th）,就好像球跌落到了小山的“old data value”一侧，输出信号仍然保持时钟变化前的值不变。如果数据信号的变化发生在时钟沿的某段时间（Tsu）之前，并且持续到时钟沿之后的某段时间（Th）都不再变化，那就好像球跌落到了小山的“new data value”一侧，输出数据达到稳定状态的时间为Tco。然而，当一个寄存器的输入数据违反了Tsu或者Th，就像球被抛到了山顶。如果球在山顶停留的越久，那么它到达山底的时间也就越长，这就相应的延长了从时钟变化到输出数据达到稳定状态的时间（Tco）。

图2很好的阐释了亚稳态信号。在时钟变化的同时，寄存器的输入数据信号 也处于从低电平到高电平的变化状态，这就违反了寄存器的Tsu要求。图中的输

出信号从低电平变化到亚稳态，即盘旋于高低电平之间的一个状态。信号输出A最终达到输入信号的新状态值1，信号输出B却返回了输入信号的旧状态值0。在这两种情况下，信号输出变化稳定在固定的1或者0状态的时间远超过了寄存器的固有Tco。

    如果输出信号在下一个寄存器捕获数据前（下一个时钟锁存沿的Tsu时间前） 处于一个稳定的有效状态，那么亚稳态信号不会对该系统照成影响。但是如果亚稳态信号在下一个寄存器捕获数据时仍然盘旋于高或者低电平之间，那将会对系统的后续电路产生影响。继续讨论球和小山的比喻，当球到达山底的时间（处于稳定的逻辑值0或1）超过了扣除寄存器Tco以外的余量时间，那问题就随着而来。

同步寄存器

当信号变化处于一个不相关的电路或者以不时钟域，它在被使用前就需要先 被同步到新的时钟域中。新的时钟域中的第一个寄存器将扮演同步寄存器的角色。

为了尽可能减少异步信号传输中由于亚稳态引发的问题，设计者通常在目的 时钟域中使用一串连续的寄存器（同步寄存器链或者同步装置）将信号同步到新的时钟域中。这些寄存器有额外的时间用于信号在被使用前从亚稳态达到稳定值。同步寄存器到寄存器路径的时序余量，也就是亚稳态信号达到稳定的最大时间，也被认为是亚稳态持续时间。

同步寄存器链，或者同步装置，被定义为一串达到以下要求的连续寄存器：

■链中的寄存器都由相同的时钟或者相位相关的时钟触发；

■链中的第一个寄存器由不相关时钟域或者是异步的时钟来触发；

■每个寄存器的扇出值都为1，链中的最后一个寄存器可以例外。

同步寄存器链的长度就是达到以上要求的同步时钟域的寄存器数量，图3是一个两级的同步寄存器链，

传输在不相关时钟域的信号，都有可能在相对于捕获寄存器时钟沿的任何 时间点变化。因此，设计者无法预测信号变化的顺序或者说信号两次变化间经过了几个锁存时钟周期。例如，一条异步总线的各个数据信号可能在不同的时钟沿变化，结果接收到的数据值可能是错误的。

     设计者必须考虑到电路的这些情况，而使用双时钟FIFO(DCFIFO)传输信号或者使用握手信号进行控制。FIFO使用同步装置处理来自不同时钟域的控制信号，数据的读写使用两套独立的总线。此外，如果异步信号作为两个时钟域的握手逻辑，这些控制信号就需要用于指示何时数据信号可以被接收时钟域锁存。如此一来，就可以利用同步寄存器确保亚稳态不会影响控制信号的传输，从而保证数据在使用前有充足的时间等待亚稳态达到稳定。

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基于FPGA的跨时钟域信号处理——亚稳态（V3-FPGA学院）