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v3学院带你学习-时序逻辑中时钟上升沿对齐数据变化时的处理技巧的FPGA实现
此文章为原创出自 V3学院 www.v3edu.org
时序逻辑中,数据都是在时钟的上升沿或者下降沿时刻进行采样的,以上升沿为例,时钟采数据时应该采的是时钟上升沿左边变量的值,运算的结果体现在时钟上升沿的右边,但是,在用modelsim等一些仿真工具进行仿真的时候,如果时钟上升沿刚好和数据变化对齐,就会出现与上述理论不一致的原因,如下仿真波形图:
上图中的例子是用时钟上升沿控制变量a和b按位或运算并且把结果赋值给c的小实验,根据前面说的理论,黄线位置处,时钟上升沿采的变量a和b的值都为0,进行或运算的结果应该是0,c在黄线右边应该体现一个值为0的波形,但是此时却出现了一个1的结果。
这个现象其实并不是我们的功能文件的编写出了问题,也不是因为理论不对,而是测试文件需要做一个小的修改,才能跟理论相符合,即在测试文件中,需要对时钟赋值用阻塞赋值方式赋值“=”,其它变量都用非阻塞赋值方式赋值“=”,代码如下:
此时,仿真出来的波形就和理论的一致了:
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