总而言之，五条原则：

1.全局时钟的跳变沿最可靠
2.来自异步时钟域的输入需要寄存一次以同步化，再寄存一次以减少亚稳态带来的影响
3.不需要用到跳变沿的来自同一时钟域的输入，没有必要对信号进行寄存
4.需要用到跳变沿的来自同一时钟域的输入，寄存一次即可
5.需要用到跳变沿的来自不同时钟域的输入，需要用到3个触发器，前两个用来同步，第3个触发器的输出和第2个的输出经过逻辑门来判断跳变沿

FPGA设计中对输入信号的处理