SDC(5)–FPGA系统级同步输入的约束
2024-08-27 11:25:28 234人阅读
此时计算最大/最小输入延时时，是不应该考虑FPGA本身的tSU/tH的，因为数据进来之后不一定马上送到DFF。
例如：
此时约束如下：
SDC(5)–FPGA系统级同步输入的约束
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