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PCIe 调试

2024-07-17 02:34:38   213人阅读

ISE 生成PCIe核之后， 在ipcore_dir目录下会产生以下文件目录

具体目录树如下：

 1 myPCIe 2 │  s6_pcie_readme.txt 3 │ 4 ├─doc 5 │      s6_pcie_ds718.pdf 6 │      s6_pcie_ug654.pdf 7 │ 8 ├─example_design 9 │      pcie_app_s6.v10 │      PIO.v11 │      PIO_32_RX_ENGINE.v12 │      PIO_32_TX_ENGINE.v13 │      PIO_EP.v14 │      PIO_EP_MEM.v15 │      PIO_EP_MEM_ACCESS.v16 │      PIO_TO_CTRL.v17 │      xilinx_pcie_1_1_ep_s6.v18 │      xilinx_pcie_1_lane_ep_xc6slx45t-fgg484-2.u19 │20 ├─implement21 │      implement.bat22 │      implement.sh23 │      xst.prj24 │      xst.scr25 │26 ├─simulation27 │  ├─dsport28 │  │      gtx_drp_chanalign_fix_3752_v6.v29 │  │      gtx_rx_valid_filter_v6.v30 │  │      gtx_tx_sync_rate_v6.v31 │  │      gtx_wrapper_v6.v32 │  │      pcie_2_0_rport_v6.v33 │  │      pcie_2_0_v6_rp.v34 │  │      pcie_brams_v6.v35 │  │      pcie_bram_top_v6.v36 │  │      pcie_bram_v6.v37 │  │      pcie_clocking_v6.v38 │  │      pcie_gtx_v6.v39 │  │      pcie_pipe_lane_v6.v40 │  │      pcie_pipe_misc_v6.v41 │  │      pcie_pipe_v6.v42 │  │      pcie_reset_delay_v6.v43 │  │      pcie_upconfig_fix_3451_v6.v44 │  │      pci_exp_usrapp_cfg.v45 │  │      pci_exp_usrapp_com.v46 │  │      pci_exp_usrapp_pl.v47 │  │      pci_exp_usrapp_rx.v48 │  │      pci_exp_usrapp_tx.v49 │  │      xilinx_pcie_2_0_rport_v6.v50 │  │51 │  ├─functional52 │  │      board.f53 │  │      board.v54 │  │      isim_cmd.tcl55 │  │      simulate_isim.bat56 │  │      simulate_isim.sh57 │  │      simulate_mti.do58 │  │      simulate_ncsim.sh59 │  │      simulate_vcs.sh60 │  │      sys_clk_gen.v61 │  │      sys_clk_gen_ds.v62 │  │      wave.do63 │  │      wave.sv64 │  │      wave.tcl65 │  │      wave.wcfg66 │  │67 │  └─tests68 │          tests.v69 │70 └─source71         gtpa1_dual_wrapper.v72         gtpa1_dual_wrapper_tile.v73         myPcie.v74         pcie_brams_s6.v75         pcie_bram_s6.v76         pcie_bram_top_s6.v
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其中除了doc中包含了iP核相关文档，主要还包括以下两方面的内容

The example simulation design consists of two discrete parts:

  • The Root Port Model, a test bench that generates, consumes, and checks PCI Expressbus traffic.
  • The Programmed Input/Output (PIO) example design, a completer application for PCI Express. The PIO example design responds to Read and Write requests to its memory space and can be synthesized for testing in hardware.

用户可以通过root port model来仿真实现PCIe事务层的操作，并通过相应的数据收发模块实现对PCIe功能的仿真。Root Port Model包含以下功能

  • Test Programming Interface (TPI), which allows the user to stimulate the Endpoint device for the PCI Express 
  • Example tests that illustrate how to use the test program TPI
  • Verilog or VHDL source code for all Root Port Model components, which allow the user to customize the test bench

Root Port Model仿真模块和PCIe PIO设计的耦合关系如图所示

 


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