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【Verilog】verilog实现奇数次分频
实现占空比为50%的N倍奇数分频：
首先进行上升沿触发进行模N计数，计数到某一个值时进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%的奇数n分频时钟。再者 同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空 比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。
/*奇数分频,占空比为50%,5分频*/ always @(posedge clk)//时钟上升沿，分频begin if(~rst) begin counter2<=0; clk_out3p<=0; end else begin if(counter2==4) begin clk_out3p<=~clk_out3p; counter2<=0; end else if(counter2==2) begin clk_out3p<=~clk_out3p; counter2<=counter2+1; end else counter2=counter2+1; endendalways @(negedge clk)//时钟下降沿分频begin if(~rst) clk_out3<=0; else begin if(counter2==2||counter2==4) clk_out3<=~clk_out3; endendassign clk3=clk_out3||clk_out3p;
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